V
но тогда б он был не такой энергоэффективный
Size: a a a
2020 November 16
Q
Avx сраная печь
Q
Ненужон
V
One large improvement on the part of the Firestorm cores this generation has been on the
side of the TLBs. The L1 TLB has been doubled from 128 pages to 256 pages, and the L2
TLB goes up from 2048 pages to 3072 pages. On today’s iPhones this is an absolutely
overkill change as the page size is 16KB, which means that the L2 TLB covers 48MB
which is well beyond the cache capacity of even the A14
side of the TLBs. The L1 TLB has been doubled from 128 pages to 256 pages, and the L2
TLB goes up from 2048 pages to 3072 pages. On today’s iPhones this is an absolutely
overkill change as the page size is 16KB, which means that the L2 TLB covers 48MB
which is well beyond the cache capacity of even the A14
V
L2 кеш равен 48мб =)
V
пздц гигантский
AB
Avx сраная печь
где-то недавно была инфа, что avx512 настолько заставляет сбрасывать частоты, что выгоднее без него считать
М
Когдя там яблочки продаваться начинают? Через пару дней их протестят. Возможно даже адекватно...
завтра
AB
L2 кеш равен 48мб =)
у кого?
V
где-то недавно была инфа, что avx512 настолько заставляет сбрасывать частоты, что выгоднее без него считать
в смешанной нагрузке наверное, там же сергей тестил интелы с 512, они очень хорошо в поддерживаемом софте отрызвались
V
у кого?
у м1
K
пздц гигантский
Потому что Л3 мало
MP
Хосподи, 7 вечера, он никак не уймется с М1
AB
у м1
что-то не то. сколько бы он места занимал...
K
что-то не то. сколько бы он места занимал...
То, что кеш в проце занимает больше места, чем всё остальное - норма
AB
То, что кеш в проце занимает больше места, чем всё остальное - норма
ненене, вопрсо сколько занимали бы 48 метров кеша
AB
и осталось бы там место для чего-то еще или нет
AB
The high-performance cores have 192 KB of instruction cache and 128 KB of data cache and share a 12 MB L2 cache; the low-power ones: 128 KB instruction cache, 64 KB data cache, and a shared 4 MB L2 cache.