к
@Catethysis в крайнем случае можно будет дописать верилога для jumbo? 🤪
это напрямую аффектит внутреннюю память, щас подумаю ещё про подключение внешней
Size: a a a
2019 March 19
к
А нахер вам тогда езернет то?
а чем ещё процы соединять?
VS
fc
S
это напрямую аффектит внутреннюю память, щас подумаю ещё про подключение внешней
а если взять плисину пожирнее и внутри сгенерить?
к
там есть, например, SPI. I2C есть. USB.
S
медленно
S
езернет есть в проце
к
а если взять плисину пожирнее и внутри сгенерить?
да, конечно это обычно решается именно так, наращиванием
VS
Я аще не понимаю чо вы делаете. Вы новостей про минобровский FPGA начитались или чо
S
Я аще не понимаю чо вы делаете. Вы новостей про минобровский FPGA начитались или чо
смари
S
плата
S
на столе
S
у нее модули
S
в каждом модуле по 10 процов.
S
10 модулей.
S
400 ядер.
VS
Ну типичный блейд сервер, только FPGA
S
считай/тести чо хочешь
S
Ну типичный блейд сервер, только FPGA
нет
VS
Бле