были классные статьи за авторством Дениса Шехалева (или Шехалёва, не уверен)

ааа епт

Кароче кек. В даташите всё описано:

The adapter registers and FIFO use the APB2 bus clock domain (PCLK2). The control unit,
command path and data path use the SDIO adapter clock domain (SDIOCLK).

Т.е. оно регистры дрочит используя PCLK2. А блок SDIO внутри работает на SDIOCLK. В итоге они рассинхронизированы и получается лажа, в виде лага между записью в регистр и его фактическим обновлением.
Никакой DSB не поможет.

Если после каждой записи вставить кол-во нопов по формуле:
count_of_nops = PCLK2 / SDIOCLK

То начинает корректно работать на любой частоте APB2.

Шото они этот AMBA PL180 сбоку как-то прикостылили.

уже минут 30 не могу понять почему в симуляции на выходе out одни нули

подскажите пожалуйста в чем косяк

Варнинги синтезатора есть?

Не оч понятно, почему у тебя сигнал называется нрст, а по факту он рст

Ну и ресет в тестбенче лучше всё-таки подать в начале

А ещё у тебя входные сигналы объявлены, но не определены в самом модуле

Не уверен, что это не работает, но для уверенности лучше написать input logic

Ну и если ты пишешь logic, то не надо использовать wire

Либо везде reg/wire, либо везде logic

я не синтезировал ртл, только компилил в моделсим

Там нет варнингов?

нет

Ну попробуй вот это изменить всё, что я выше написал

я сделал внутри модуля
module Quadgen (input clk, quadA, quadB, nrst, output count);
input logic clk, quadA, quadB, nrst;
output logic [7:0] count;

и теперь пишет ошибка компиляции

аа