AG
а кстати у современных x64 по прежнему внутри RISC-подобное ядро?
Size: a a a
2020 February 04
TS
ну после декодирования во фронте операции разбиваются на uops, и да, их можно назвать RISC операциями
AT
а кстати у современных x64 по прежнему внутри RISC-подобное ядро?
Более того, у современных RISC внутри RISC-подобное ядро! 😂
AG
верхний набор недостаточно reduced?
TS
дак понятие Reduced vs Complex сегодня достаточно размыто. Вот Power процессор - это RISC или CISC?
AT
верхний набор недостаточно reduced?
Угу. Тоже на uops разбивают. По крайней мере некоторые особо заковыристые инструкции.
AT
Как иначе JS в процессоре поддержать-то? 😂
PS
На самом деле эти uops — скорее, RISC-подобный IR, как в компиляторах. А в микроархитектуре там CISC/VLIW/micro-SIMD... :) Те же микроперации часто собирают в CISC-операции. Это известный прием под названием macro-op fusion micro-op fusion.
AT
дак понятие Reduced vs Complex сегодня достаточно размыто. Вот Power процессор - это RISC или CISC?
Да оно размылось где-то во времена Pentium Pro, когда придумали декодировать в uops, исполняющиеся на более высокой частоте. Производители RISC-процессоров на тот момент справедливо решили, что это отличная идея, которую не грех стырить. 😊
TS
но от того что нексолько uop или макро инструкций фьюзятся в одну, они не делают CISC внутри
TS
Да оно размылось где-то во времена Pentium Pro, когда придумали декодировать в uops, исполняющиеся на более высокой частоте. Производители RISC-процессоров на тот момент справедливо решили, что это отличная идея, которую не грех стырить. 😊
(вот на счет "исполняющиеся на более высокой частоте" это вы зря)
TS
и фронт и экзекьютеры (IIRC) в одном клок домене
AT
(вот на счет "исполняющиеся на более высокой частоте" это вы зря)
Ну да, "более высокой" чем что? Заявляют же вообще максимальную частоту. А фактически там целый набор частот по слоям, так что я даже не знаю уже что такое "частота процессора"...
AT
Но при создании Pentium Pro сравнивали с частотой "честных" CISC без декодирования же, и вот по сравнению с ними частота ядра была сильно больше.
TS
что есть процессор без декодирования? не понимаю. Даже в самых простых учебных процессорах есть Fetch -Decode - Execute - Retire стадии. Как без декодирования то?
AT
В смысле не было uops и декодирования в них.
PS
но от того что нексолько uop или макро инструкций фьюзятся в одну, они не делают CISC внутри
А как же этот процесс называть? :)
AT
Latency конвеера было равно времени выполнения самой "толстой" CISC-инструкции (видимо, DIV). Не так?
TS
хмм, ну закрывая глаза на "бульки" (таким вроде термином наши переводили bubble stall) да, задержка конвейера это максимальная длина стадий в нём. (Но кажется эта цифра ни о чём, и IPC длинным конвейером не увеличить)
TS
(disclaimer, я, кстати, никогда не был аппаратным инженером, тусил с ними рядом при разработке симулятора и многое принял на веру, так что могу многое и забыть)